資料轉換器(Data Converter)包括類比數位轉換器(Analog-to-Digital Converter, ADC)以及數位類比轉換器(Digital-to-Analog Converter, DAC)。如下圖所示,ADC是將類比訊號x(t)轉換成數位串流訊號x(n)。我們可以儲存x(n),用複雜的運算分析x(n),然後產生數位訊號y(n)。DAC則是將y(n)轉換回類比訊號y(t)。ADC首先會每隔固定時間對x(t)取樣,然後根據樣本值的大小產生對應的數位值x(n)。DAC則是反過來在每隔固定時間根據y(n)的值產生對應電壓或電流訊號y(t)。ADC的前面或DAC的後面通常會放置濾波器,用來限制類比訊號的頻率成份。類比數位轉換電路的重要規格是取樣頻率(Sampling Rate)以及解析度(Resolution)。取樣頻率是指ADC每秒會取樣幾次或DAC每秒會轉換出幾個連續的類比值。解析度是指每一個類比值是用幾個位元的數位值來表示。數位位元越多代表解析度越高。
下圖列出資料轉換器在不同的應用中的取樣頻率與解析度。一般的生理感測系統或環境感測系統中,由於訊號本身變動緩慢,因此其中的資料轉換器的取樣頻率可能只需要幾十Samples/s或幾百Samples/s。但是由於訊號的強度會有很大的變動範圍,因此資料轉換器的解析度可能會高達20 Bits。傳統的音樂CD中儲存的音樂數位訊號的取樣頻率是44 kS/s,而解析度是16 Bits。不同的無線通訊系統有不同的調變方式與不同的資料傳輸率,其接收機內部的ADC因此會有不同的規格。取樣頻率從幾十MS/s到幾百MS/s,而解析度從8 Bits到14 Bits都有。至於取樣頻率超過1 GS/s的ADC目前大都用於有線通訊系統以及量測儀器。
我們會用不同的電路技術來設計不同規格的資料轉換器。目的是希望能用最低的電路成本以及最少的能量消耗來實現符合規格的轉換器。類比學群研究的電路都會製作出積體電路(Integrated Circuit, IC)晶片來驗證。資料轉換器的設計技術也會因應IC製程技術的進步而演進。目前的趨勢的利用數位電路來幫助類比電路,而提升整體轉換器的性能。
下圖是我們研發的一個CMOS 6-Bit 16 GS/s ADC晶片。晶片內部共有8路的快閃式ADC,每一路的ADC是用63個比較器組成,其取樣頻率是2 GS/s。每一個比較器都使用數位電路來提升精確度。此晶片還整合了一個Delay-Locked Loop (DLL),用來產生8個不同相位的2 GHz時脈。DLL也是使用數位電路來校正時脈相位的準確性。
我們發明了一種能自動校正Pipelined ADC的技術,能大幅提升ADC的線性度。我們利用此數位校正技術進一步發展了數位自動偏壓的技術。此技術可以根據製程、電源電壓、以及溫度的變化自動調整類比放大器的偏壓。此偏壓可以使放大器有剛好夠用的速度而不會浪費多餘的功率消耗。我們利用以上技術設計並製作了一個10-bit 300-MS/s pipelined ADC晶片。我們使用切換式運算放大器來減少功耗。我們設計的運算放大器的切換速度極快,但電壓增益不高。我們用數位背景校正來消除因電壓增益不足而衍生的A/D轉換錯誤。我們用數位偏壓的技術來自動產生運算放大器所有的偏壓,而不需要額外的偏壓產生器。以65nm CMOS製程製作,晶片及量測結果如下圖。當取樣頻率達300MS/s時,此ADC晶片只從1 V電源消耗26.6 mW。
高速的數位類比轉換器(Digital-to-Analog Converter, DAC)通常會使用Current-Steering的電路架構。當輸入訊號的頻率增高時,此類型DAC的SFDR性能會顯著地變差。原因是電路會有Code-Dependent Switching Transients (CDST)的現象。我們提出了Digital Random-to-Zero (DRRZ)的技術,可以解決此問題並提升SFDR。除了CDST現象,Current-Steering DAC還會因為Code-Dependent Loading Variation (CDLV)現象而使得SFDR變差。我們提出了縮小電路面積以及Current Cell數位校正的設計技術,可以克服CDLV引起的問題。下圖的晶片是我們設計的一個12-bit 1.25-GS/s DAC。它包括了DRRZ技術以及Current Cell數位校正技術。此晶片在500 MHz的輸入頻率下還有71.7dB的SFDR性能。